1引言
传统的电子设计方法多采用自底向上的设计方法，自顶向下的的设计方法是一种低效、低可靠性、费时费力且成本高昂的设计手段。随着微电子技术发展，借助于DEA设计工具，可以自动地实现从高层次到低层次的转换，使自顶向下的设计过程得以实现。
2传统电子设计方法设计十二进制加法计数器
2.1设计框图在本设计中，十二进制同步加法计数器用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了1011110011101111四个状态，这在状态转换图1中可以清晰地显示出来。选择四个时钟脉冲下降沿触发的JK触发器，因要使用同步电路，所以时钟方程应该为。
2.2求状态方程由所示状态图可直接根据电路次态的卡诺图得到相应的状态方程。
2.3求驱动方程用状态方程与特性方程做比较，可得对应驱动方程。
2.4画逻辑电路图根据所选用的触发器,便可以画出由四个JK触发器构成的简易逻辑电路图，如图2。
3EDA电子设计
十二进加法制计数器十二进制加法计数器的工作原理是指当时钟信号升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是11，计数器回到0态，否则计数器的状态将加1。通过VHDL语言编写源程序，并对程序在QuartusII6.0进行仿真得到图3所示结果。从上面所举的例子可以得到以下的结论：若以传统的方法来设计，需要用一块万能板将芯片固定，在布线的时候用线将各个引脚连起来。如果出现错误，还得将原来的设计拆掉再次焊接测试，再检查，如此反反复复的进行，这样就增长了设计的时间周期。这样既花费了大量的时间，也耗费了大量的劳动力。若以QuartusII软件设计，完成设计描述后用VHDL来编写代码十二进制计数器的代码，通过编译器进行排错编译。若出现错误，只须在计算机上检查代码是否有误，或逻辑关系是否正确。可以很容易地对它进行修改，来适应不同规模的应用。并且这些设计只是在电脑上进行，如果调试时出现错误，只需要在电脑上进行改动。这样就可以避免在板上进行测试不对又拆而造成器件损坏的浪费。采用EDA软件的优点是其与工艺的无关性。这使得工程师在功能设计、逻辑验证阶段，可以不必过多考虑门级逻辑实现的具体细节，只需要利用系统设计时对芯片的要求，施加不同的约束条件，即可设计出实际电路。
4结束语
通过设计十二进制加法计数器可以看出EDA与传统电子设计相比较具有以下优点：先进的设计理念和设计流程；设计输入方式改进；电路系统硬件构成更加灵活；设计可重复利用；EDA技术使拥有自主知识产权成为可能；缩短了设计周期。
作者:张妍 石蕊 赵宇杰 梁晔 单位:兰州城市学院培黎工程技术学院
