1、ＨＥＶＣ运动估计电路结构介绍
文献［３］中提出了一种基于数据流优化方法的全搜索运动估计电路，将绝对差值和（ＳＡＤ）的计算拆分成残差值计算与ＳＡＤ累加两部分，并通过对传统运动估计运算数据流的优化，使设计能够在相同的面积开销下对比文献［４］中减少近７０％的带宽消耗．电路的主要结构包含了片上缓存，ＰＥ阵列以及数据流控制器，如图１所示．图１ＨＥＶＣ运动估计电路结构电路各模块按所占面积在表１中列出，可以发现，电路中的存储模块（ＳＲＡＭ）总共占用了４０．９％的面积．这样的设计特征导致的直接结果会有非常多的长互连线存在于存储模块和逻辑模块之间．
2、三维运动估计电路的划分方法
图２中的连线表示所有ＳＲＡＭ与标准单元之间的信号线，由于ＳＲＡＭ集中在芯核（ｃｏｒｅａｒｅａ）区域的右上角与右下角，而标准单元集中在芯核区域的左侧及中部，所以需要大量长互连线连接这三块区域．这些信号线具有较大的电容与电阻，导致读写ＳＲＡＭ的时序变差，且功耗也较大．本文将ＳＲＡＭ堆叠到标准单元区域的下方，使得原先相距较远的标准单元与ＳＲＡＭ输入／输出端口利用三维空间的优势缩短直线距离，避免了上述问题的发生．进一步分析表１可得，ＰＥ阵列模块占了芯核５３．３％的区域．ＰＥ阵列共包含３２×３２个ＰＥ，以及一些加法器．每个ＰＥ的结构如图３所示，其由一个Ｒｏｕｔｅｒ单元和一个Ａｂｓｏｌｕｔｅ单元组成，Ｒｏｕｔｅｒ单元负责与邻近的四个ＰＥ交换数据，而Ａｂｓｏｌｕｔｅ单元用来计算２个８ｂｉｔ数据差值的绝对值．这两个单元分别占ＰＥ一半左右面积．每个ＰＥ都只与上下左右４个ＰＥ进行数据交换，所以这些局部互连的长度很大程度上决定了整个ＰＥ阵列的互连总长度．假设这些局部互连从ＰＥ的中心出发，如果能将单个ＰＥ的面积减少一半，则理论上局部互连的总线长能减少到原先的７０．７％。根据上述分析，本文将ＨＥＶＣ运动估计电路分成４层（ｔｉｅｒ）．其中ｔｉｅｒ１和ｔｉｅｒ２包含了所有ＳＲＡＭ和数据流控制器，ｔｉｅｒ３包含了ＰＥ阵列中的１０２４个Ｒｏｕｔｅｒ单元，ｔｉｅｒ４包含了ＰＥ阵列中的１０２４个Ａｂｓｏｌｕｔｅ单元和加法树．Ｔｉｅｒ１为最低层，Ｔｉｅｒ４为最高层，各层均朝上．这样，整个运动估计电路被均匀地划分到各层中，如表２所示．
3、三维运动估计电路设计流程
本文使用ＳＭＩＣ６５ｎｍ工艺提供的标准单元和ＳＲＡＭ，配合定制的硅通孔单元进行设计．根据全球半导体技术发展路线图［５］，硅通孔的尺寸定为１μｍ×１μｍ．本文使用的工具是ＤｅｓｉｇｎＣｏｍｐｉｌｅｒ，Ｅｎ－ｃｏｕｎｔｅｒ和ＰｒｉｍｅＴｉｍｅ．以下将具体介绍各个设计步骤，着重介绍与二维集成电路设计不同的地方，图４展示了整个设计流程．
3．1设计划分
设计划分的目的是将整个二维电路设计分割到三维多层设计中，以减小占用面积．划分时需要根据设计电路进行具体分析，注意均匀分配各层的面积，并且避免使用过多的硅通孔，因为硅通孔会额外占用标准单元的布局资源，且增加生产成本．本文针对ＨＥＶＣ运动估计电路，根据第２节中的分析，将设计分为四层．
3．2综合与布局
在三维电路设计中，综合与布局的方法和二维电路设计相似．不同之处在于，综合与布局，包括之后的后端步骤，都需要对每一层独立进行，就如同设计了四块芯片．在综合结束时，需要使用时序预算（ＴｉｍｉｎｇＢｕｄｇｅｔ）功能得到四个时序约束文件，以及四个网表文件．
3．3创建硅通孔
布局后需要创建硅通孔，将信号传输到下层．本文确定硅通孔位置的方法是，首先使用工具进行标准单元和ＳＲＡＭ的布局，然后使用脚本找到需要与下层通信的单元管脚位置，在其边上创建一个硅通孔并将管脚信号分配到这个硅通孔上，这样可以获得最小线长．所有硅通孔都创建并分配好信号之后，需要将这些信息导出，以便下层ｔｉｅｒ在相应位置的顶层金属上创建ｆｒｏｎｔｂｕｍｐ与上层硅通孔相连．只有最上面的三层需要创建硅通孔．
3．4时钟树综合
三维集成电路的时钟树综合采用二维电路中层次化设计的方法，即先在每一个ｔｉｅｒ的时钟信号端口的附近创建一个缓冲器，并利用这个缓冲器作为时钟树的根，为本层ｔｉｅｒ生成一棵时钟树．最后在底层ｔｉｅｒ设计完整时钟树时，将上面各层ｔｉｅｒ当作数个宏模块，并在配置文件中描述各宏模块的时钟树特性，包括端口名、最大／最小上升延迟、最大／最小下降延迟和额外电容．其中额外电容用来描述硅通孔引入的电容．
3．4时序验证
为了验证三维集成电路的时序，首先需要得到各层ｔｉｅｒ的ＳＰＥＦ文件，其中包含了网表的电容、电阻等数据．在ＰｒｉｍｅＴｉｍｅ中导入各层ＳＰＥＦ文件，并设置合适的硅通孔电容电阻参数，即可进行多层ｔｉｅｒ联合时序验证．
3．5版图设计结果
图５展示了三维ＨＥＶＣ运动估计电路的版图设计结果，从上至下依次为ｔｉｅｒ４至ｔｉｅｒ１．每一层中的左图展示了标准单元和ＳＲＡＭ的位置，而右图展示了硅通孔的位置．其中上方两层全部由标准单元组成，下方两层主要由ＳＲＡＭ组成.５结果分析与比较本文为了定量分析三维集成电路带来的各项优势，分别对二维运动估计电路和三维运动估计电路进行了完整的设计．由于集成电路的设计是各项指标之间的平衡（ｔｒａｄｅ－ｏｆｆ），在不同的约束下，会得到不同结果，本文在假设二维电路的面积与三维电路四层ｔｉｅｒ的总面积相等，且时钟约束都为２５０ＭＨｚ的情况下，对比其线长、功耗等性能指标．对比结果如表３所示，结果证明，三维ＨＥＶＣ运动估计电路比二维电路减小了７５％占用面积，１４．４％总线长，１７．１％平均线长和１２．３％功耗．
4、结束语
本文提出了一种基于硅通孔的三维集成电路设计流程，并使用此流程完成了三维ＨＥＶＣ运动估计电路的设计与物理实现．通过商业二维ＥＤＡ工具与定制脚本的结合，使得三维集成电路的设计得以成功进行，并显著提升了各项性能指标，如占用面积、线长和功耗．后续工作中需要研究三维电源网络的设计，以及使用硅通孔单元引入的一系列串扰，设计规则检查的问题．
作者：王剑峰 李桃中 蒋剑飞 何卫锋 单位：上海交通大学 微电子学院
