１系统总体设计方案
图中单线箭头表示控制流，双线箭头表示数据流。编码器主要由视音频接口模块和视频编码处理模块构成，虚线框内为视频编码处理模块。视频的输入和音频的输入输出分别通过视音频接口单元实现。视频接口负责对输入的模拟量复合视频进行分离，主芯片采用Ｔｅｃｈｗｅｌｌ公司的ＴＷ２８１５；音频接口负责音频的上行和下行，音频采集通过ＴＩ的ＴＬＶ３２０ＡＩＣ３１实现。如图１所示，对视音频接口模块的控制通过Ｉ２Ｃ总线进行，视频和音频数据的传输分别通过ＢＴ．６５６和Ｉ２Ｓ接口进行。此次设计中，主芯片采用海思视频编码芯片Ｈｉ３５１２，该芯片基于ＡＲＭ９内核，并具有ＭＭＵ（ｍｅｍｏｒｙｍａｎａｇｅ－ｍｅｎｔｕｎｉｔ）单元，能够完美地支持嵌入式Ｌｉｎｕｘ操作系统，同时片内包含一个Ｈ．２６４硬件编码单元，能够极大地提高编码效率；为了实现程序存储，外接了一片３２Ｍ的ＮｏｒＦｌａｓｈ芯片；同时，针对视频编码算法数据量大的特点，采用两片１６位的ＤＤＲ２内存芯片并行组成３２位动态存储单元。主编码芯片Ｈｉ３５１２和外扩的Ｆｌａｓｈ以及ＤＤＲ２动态存储单元一起构成编码器的视频编码处理模块。经编码后的视音频数据流打包成ＲＴＰ格式通过网络接口输出。
２视音频接口模块
目前视频监控应用中使用最广泛的摄像头为模拟摄像头，其输出的是模拟量的复合视频，复合视频信号中包含亮度和色度信息，同时，亮度、色度信息与声画同步信息、消隐脉冲一起组成单信号，本设计中通过ＢＮＣ（ＢａｙｏｎｅｔＮｕｔＣｏｎｎｅｃｔｏｒ）接口获取该视频信号。要实现对复合视频的Ｈ．２６４编码，首先需要对其进行分离和量化：分离步骤负责从复合视频信号中分解出亮度与色差分量；分离得到的亮度色差分量经过模数转换器量化后由视频编码处理模块进行编码。视频接口单元基于ＴＷ２８１５芯片实现。仍参见图１，硬件上通过ＴＷ２８１５芯片的模拟视频接口输入摄像机采集到的复合视频，在片内经过亮度色差分离并进一步量化后通过ＢＴ．６５６接口以ＹＣｒＣｂ（亮度、红色差、蓝色差）４：２：２格式输出至视频编码处理模块进行编码。要使ＴＷ２８１５正常工作需要对片内的视频类、音频类及控制类寄存器进行配置，设计中通过Ｉ２Ｃ总线进行。音频接口单元基于ＴＩ公司的ＴＬＶ３２０ＡＩＣ３１实现，通过线性输入接口实现左右声道的输入，音频的立体声输出通过高功率输出接口完成。音频接口芯片与编码芯片Ｈｉ３５１２的数据交互采用Ｉ２Ｓ标准音频接口实现，对片内寄存器的配置与操作仍通过Ｉ２Ｃ进行。为了增强编码器的稳定型和健壮性，硬件设计时在视频和音频信号的输入端均用瞬态抑制管对信号进行了过压保护；同时，此编码器面向视频监控应用领域，音频的上行采集对此类应用具有重要意义，为了保证该信号可靠传输，硬件设计时将音频输入信号一并引入ＴＷ２８１５芯片的模拟音频输入接口，为音频信号的上行传输提供两条可选路径，如图１所示。通过软件配置可实现音频输入通路的自动切换。
３视频编码处理模块
参见图１，编码器的程序存储芯片采用ＡＭＤ的ＮｏｒＦｌａｓｈ芯片ＡＭ２９ＬＶ２５６ＭＨ１２３，动态数据存储单元采用两片ＤＤＲ２芯片构成，编码后的视频数据通过网络接口输出。因设计中包含多个不同的电压等级：５Ｖ、３．３Ｖ、１．８Ｖ和１．２Ｖ，故需要合理规划电源和地平面，尽量使相应外设布线时都有完整的参考电源平面，综合考虑成本因素，此次ＰＣＢ设计时采用６层板进行；同时，因编码器板元件密度较高，ＰＣＢ设计时应对晶振进行包地处理，以最大程度减小对其它元件的干扰。ＤＤＲ２动态存储器作为编码器硬件设计中速度最快的高速器件，其能否稳定工作对编码器整体性能有重要影响。因ＤＤＲ２正常工作对信号质量有很高要求，如何针对ＤＤＲ２进行信号完整性设计以获得良好的信号质量，同时制定合适的ＰＣＢ布线约束是本次硬件设计中的难点。此节中对ＤＤＲ２动态存储单元的构成和信号完整性设计做一详细探讨。因视频编码算法数据量较大，设计中选用了两片ＳＡ－ＭＳＵＮＧ的ＤＤＲ２芯片Ｋ４Ｔ１Ｇ１６４ＱＡ构成编码器动态存储单元。该内存颗粒具有１６位数据宽度，数据存储带宽达６６７Ｍｂ／ｓ。海思编码芯片Ｈｉ３５１２集成有一个３２位宽度的ＤＤＲ２控制器，设计中通过两片ＤＤＲ２内存芯片拼接成３２位数据位宽：两片ＤＤＲ２芯片共用地址和控制线；而数据线，数据同步线和掩码信号线则依次与Ｈｉ３５１２ＤＤＲ２控制器接口的低１６位部分和高１６位部分分别互连，从而为Ｈｉ３５１２芯片的ＤＤＲ２控制器提供一个统一的３２位数据接口。影响ＤＤＲ２信号完整性的主要方面包括反射、串扰和拓扑结构等。常见的设计方法有理论计算，电路仿真和经验估计。为了合理平衡时间与效率，本次设计中采用理论分析与电路仿真分析相结合的方法进行信号完整性设计并求解满足信号质量要求的解空间［１１］。３．１反射与端接信号在传输过程中，遇到任何的阻抗突变都会发生反射。设源端器件输出阻抗为ＺＳ，传输线阻抗为Ｚ０，负载输入阻抗为ＺＬ，当信号施加在源端时，只有部分电压沿线路向末端传播，该部分是一个频率相关函数，即输入接收函数Ａ（ω）信号反射回源端后，若阻抗不匹配，会发生二次反射，如此往复，造成信号的过冲与振铃。通过迭代求解，第ｎ次反射信号的特性Ｓｎ（ω）为Ｓｎ（ω）＝Ａ（ω）ＨＸ（ω）［Ｒ２（ω）Ｈ２Ｘ（ω）Ｒ１（ω）］ｎＴ（ω）（６）将所有信号叠加求和，即为传输系统从源端到负载的频率响应Ｓ∞（ω）本次设计中，保证末端（ＤＤＲ２芯片端）信号完整性对ＤＤＲ２芯片的正常工作至关重要，因此设计中采用源端端接策略。此时，若使源端反射函数Ｒ１（ω）为零，即可消除二次反射，即第一次反射的信号到达源端后，不会再次发生反射。同时式（７）可简化为ＳＳ＝ＨＸ（ω）Ａ（ω）［Ｒ２（ω）＋１］（８）此时要求ＤＤＲ２控制器输出阻抗ＺＳ和端接阻抗之和与传输线阻抗Ｚ０相等。本次ＰＣＢ设计时设定传输线阻抗Ｚ０为５０Ω，通过阻抗分析，端接值应小于５０Ω。为了确定最佳端接值，本次设计中通过信号完整性软件ＡｌｌｅｇｒｏＰＣＢＳＩ对该范围内的端接值进行扫描仿真。图２是采用ＡｌｌｅｇｒｏＳｉｇＸｐｌｏｒｅｒ工具提取的ＤＤＲ２信号拓扑图。图２中，Ｒ１即为源端端接电阻，因设计中采用两片ＤＤＲ２存储芯片，直接采用Ｔ型拓扑连接即可，无须采用更复杂的拓扑结构。仿真时需要首先导入器件的仿真模型，目前常用的仿真模型有ＩＢＩＳ（Ｉｎｐｕｔ／ｏｕｔｐｕｔＢｕｆｆｅｒＩｎ－ｆｏｒｍａｔｉｏｎＳｐｅｃｉｆｉｃａｔｉｏｎ）模型和ＳＰＩＣＥ（ＳｉｍｕｌａｔｉｏｎＰｒｏｇｒａｍｗｉｔｈＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＥｍｐｈａｓｉｓ）模型。相比ＳＰＩＣＥ模型，ＩＢＩＳ模型仿真速度更快［１３］，故本次设计中采用ＩＢＩＳ模型进行仿真。仿真时设定端接电阻阻值的扫描范围为从１５Ω开始到５０Ω，递增步长为１Ω。图３是在４种典型端接值时的末端信号波形，信号分析的结果由表１中给出。在ＤＤＲ２中，数据采样在双边沿均会进行；同时边沿斜率是时序修正［１４］的参照，其值的大小是评价信号质量的重要依据。故在表１中一并对信号上升和下降两个边沿的斜率进行了测算。ＤＤＲ２芯片数据手册中对ＤＣ特性的要求为ＶＩＨＤＣ（Ｍｉｎ）＝１．０２５Ｖ，ＶＩＬＤＣ（Ｍａｘ）＝０．７７５Ｖ；信号过冲小于３００ｍＶ。结合图３和表１进行分析，未进行有效端接时，信号过冲严重，超过了ＤＤＲ２芯片手册中的要求，信号波形如图３（ａ）；当ＤＤＲ２控制器输出阻抗与端接阻抗之和小于传输线阻抗时，信号的振铃现象明显，如图３（ｂ）；反之，如图３（ｄ），振铃虽然消失，但信号边沿退化，斜率变小，信号质量下降；在图３（ｃ）中，信号波形平稳，过冲较小，同时根据表１的计算结果，此时信号的边沿斜率较好。综合考虑过冲大小和信号的边沿斜率等因素，在本次设计中确定端接电阻的阻值为３３Ω。３．２串扰相邻网络之间，边缘电磁场会产生容性耦合和感性耦合［１５］。其中一个网络的电压产生的电场会对第二个网络产生影响，进一步，两个网络之间的电场会互相影响，这种电的相互作用造成互容。互容电流ＩＭ与电压的变化率成正比式（９）中，ＣＭ为网络间的互容值，Ｖ为网络电压。同时，网络上的电流产生的磁场也会影响相邻网络，两个网络之间磁场的相互作用造成互感，互感电压ＵＭ的值为ＵＭ＝ＬＭ·ｄＩｄｔ（１０）式中：ＬＭ———互感值，Ｉ———网络电流。互容和互感均会引起串扰。串扰严重到一定程度会导致逻辑错误。通过式（９）和式（１０）分析串扰的成因可知，要有效降低串扰，可以通过从源头上降低信号的变化频率，或者从电磁场的传播过程中加以考虑。在本次设计中，考虑到系统性能要求，信号频率不可改变，只能通过增加网络间距以减弱电磁场耦合来减小串扰。ＤＤＲ２布线时存在数据组，地址组，命令组等多组并行线路，同时需要通过蛇形走线满足信号时序要求，布线压力较大，有必要对串扰大小进行仿真分析以确定合适的网络间距。为满足阻抗要求，ＤＤＲ２网络的线宽设定为６ｍｉｌ，布线时主要通过带状线走线；仿真中设定串扰受害网络左右对称分布有２条攻击网络。在上述条件下对相邻网络间距分别为６ｍｉｌ，８ｍｉｌ，１２ｍｉｌ，１５ｍｉｌ时的串扰大小通过Ｍｅｎ－ｔｏｒＧｒａｐｈｉｃｓＨｙｐｅｒｌｙｎｘ软件进行仿真分析，得到的串扰波形如图４所示。ＤＤＲ２ＳＤＲＡＭ采用ＳＳＴＬ－１８电平，信号引脚利用１．８Ｖ电源供电，产品设计中一般应保证信号串扰值小于信号阶跃电平幅值的１０％，表２中的ρ值为在不同网络间距下最大串扰与信号阶跃电平幅值的比值。结合图４和表２，随着网络间距增大，串扰量显著减小；当网络间距为８ｍｉｌ时，串扰值依然达到了１６．１％，对受害网络上的信号完整性造成较大影响；从网络间距１２ｍｉｌ开始，串扰值逐渐下降到一个可以接受的水平。本次设计中，为了保证信号完整性，同时兼顾ＰＣＢ布线压力，设定ＤＤＲ２区域的网络间距为１２ｍｉｌ，此要求与３Ｗ布线原则也基本一致。
４软件实现
编码器板选用的操作系统为Ｌｉｎｕｘ２．６．２９，为了支持视频和音频输入，软件设计时需要首先为视频接口芯片ＴＷ２８１５和音频接口芯片ＴＬＶ３２０ＡＩＣ３１编写驱动程序；同时，硬件设计时对视音频接口的配置通过Ｉ２Ｃ总线进行，故需要将对应的Ｉ２Ｃ驱动一并编译进内核中。下一步需要移植好ｂｏｏｔｌｏａｄｅｒ，根据Ｈｉ３５１２的平台特点，此次设计中选择ｕ－ｂｏｏｔ进行引导。完成上述步骤后，对Ｌｉｎｕｘ内核进行裁剪并编译，然后下载内核并建立文件系统，编码器板的Ｌｉｎｕｘ软件环境就搭建成功了。下面要基于Ｈｉ３５１２平台实现视频音频的编码，此次设计中，对视频的编码基于Ｈ．２６４算法进行，对音频的编码采用Ｇ．７１１标准。要实现基于Ｈｉ３５１２平台的视音频编码，需要首先理解Ｈｉ３５１２片内视音频硬件编码单元的构成方式和工作原理。片内视频硬件处理单元的工作说明如图５所示。Ｈｉ３５１２芯片的视频处理单元主要分为四个模块：视频输入模块ＶＩ（ｖｉｄｅｏｉｎｐｕｔ），视频编码模块ＶＥＮＣ（ｖｉｄｅｏｅｎｃｏｄｅｒ），视频解码模块ＶＤＥＣ（ｖｉｄｅｏｄｅｃｏｄｅｒ）和视频输出模块ＶＯ（ｖｉｄｅｏｏｕｔｐｕｔ）。获取的视频信号首先输入到ＶＩ模块中，通过可编程的逻辑通道“Ｃｈｎ０”将采样到的数字视频信号获取；此时，ＶＥＮＣ模块提供一个逻辑通道“Ｃｈｎ０”将两个逻辑通道连接起来，即可完成视频编码通路的构建；进一步通过调用接口使用底层硬件处理中心对数字视频信号进行Ｈ．２６４编码，即可得到压缩后的视频流。同理，将压缩后的Ｈ．２６４视频数据流输入到芯片中，通过建立ＶＤＥＣ和ＶＯ的逻辑通道链路，则可以实现视频解码通道的构建和信号输出。音频处理的过程与之类似。对视频音频的编码需要对上述四个模块进行控制，主要包括设置视频的格式，缓冲区等相关参数，并通过管理各模块之间逻辑通道的连接构成处理链路，以实现视频音频数据的编码。其中，视频编码接口属性数据结构用于联系待编码的视频数据与Ｈｉ３５１２片内的硬件编码单元，与后续视频数据能否正确编码密切相关。此次设计中该接口属性数据结构定义如下，包含了视频属性，帧率，缓冲区大小等详细信息。因此次设计的编码器仅对一路视频信号进行编码，故在每个工作单元中选择逻辑通道时，可以均选取通道０来建立视频编码链路；程序设计时，除主线程外，建立了两个线程［１６］分别对视频和音频进行编码：视频编码处理线程ＶＥＮＣ＿ｐｒｏｃ和音频编码处理线程ＡＥＮＣ＿ｐｒｏｃ。线程间通过共享结构体与主线程通信，图６给出了视频和音频编码的软件实现流程，音频编码线程与视频编码线程并行运行。视音频编码完成后，打包成ＲＴＰ格式的数据包，即可通过网络接口发送至ＰＣ机或其它设备，完成与其它设备的视音频流传输。
５测试结果
根据设计时的性能要求，对编码器在视频图像分辨率为Ｄ１（７０４×５７６）时的编码能力进行了长达３０天的不间断测试，测试结果如表３所示。分析表３中的各项指标，基于Ｈｉ３５１２平台的Ｈ．２６４编码器达到了预期的设计要求；进一步对编码后的视频进行了回放，视频画面流畅，能够满足视频监控中的应用要求。６结束语视频编码器是网络化视频监控系统中的关键设备，本设计采用国产芯片海思Ｈｉ３５１２实现了Ｈ．２６４视频编码器。Ｈｉ３５１２芯片内建有Ｈ．２６４视频硬件编码协处理器，基于该平台的编码器方案具有流畅的视频编码质量，经过测试，编码器性能稳定可靠；同时，通过实际设计对比，相对ＴＩ的达芬奇平台，采用Ｈｉ３５１２平台的编码器方案具有更低的ＢＯＭ（ＢｉｌｌＯｆＭａｔｅｒｉａｌ）成本，尤其适合对成本敏感的视频监控应用领域。文中对编码器的软硬件设计进行了阐述，同时，针对硬件设计中的难点，对ＤＤＲ２存储单元的信号完整性设计进行了详细的分析，希望能西藏职称够为基于国产芯片的商业化视频监控产品设计提供参考。
作者：黄伟华，郑贤忠 单位：中国船舶重工集团公司第７０９研究所
