1减小采样开关非线性的方法
互补型CMOS采样开关是减小开关导通电阻非线性的常用方法之一，它由一对NMOS管和PMOS管并联组成，其中NMOS管和PMOS管的栅极电压由一对互补时钟控制，在采样开关导通阶段，导通电阻为两管导通电阻的并联，通过选择适当的两管的宽长比，使得互补型CMOS采样开关的导通电阻与输入信号无关。然而，在实际中，由于衬偏效应的影响，NMOS管和PMOS管的阈值电压Vthn，Vthp都会随输入信号的变化而变化，从而在开关的导通电阻中引入非线性，限制了CMOS采样开关的线性度，使得这种开关结构不能适用于高速、高精度的ADC中。传统的MOS栅压自举采样开关是减小开关导通电阻非线性的另一种常用的方法，如图1所示，它通过自举电容C来固定开关管的栅源电压VGS，有效地解决了栅源电压VGS随输入信号变化的影响。在采样阶段，采样开关的导通电阻为:栅源电压随输入信号变化而引入的非线性，提高了采样开关的动态范围。然而，阈值电压随输入信号变化而产生的非线性仍然没有得到消除，因此限制了MOS采样开关线性度的进一步提高。为了消除阈值电压随输入信号变化而产生的非线性，文献［4］提出了一种新型的高线性度MOS采样开关，如图2所示。通过电阻分压，产生一个工作在线性区的“复制”MOS管，它与采样开关管具有相同的阈值电压。这种结构设计的思想是通过固定MOS采样开关的过驱动电压VGS－Vthn，使得导通电阻趋于恒定。
2高线性度采样开关的采样保持电路
采样开关是ADC前端采样保持电路的一个关键模块，本节介绍所提出的具有高线性度采样开关的采样保持电路。由于采样保持电路中的运放仅工作在保持相位，而图2所示的采样开关结构中，运放仅工作在采样相位，因此，利用运放复用的思想，可以省去开关中的运放。又图2所示的开关要求运放有高的共模输出以及较大的输出摆幅，而采样保持电路中的运放输出共模电压为有效信号范围的中间值，相对来说不是很高，且摆幅也相对有限。通过在运放的输出端与采样开关之间增加一个自举电容，可以保证在运放输出共模较小的情况下，采样开关处于线性工作区。同时，为了满足此开关结构对运放高的输入输出共模范围的要求，这里需要使用一种特殊的运放结构，即高共模输入输出且跨导恒定的运放［6－8］。基于图2所示的开关结构，通过运放的复用，将其改进为具有高线性度采样开关的采样保持电路，如图3所示。图4为其不同阶段的工作原理图。电路的工作原理如下:当Φs为高电平时，电路处于采样阶段，其等效电路如图4(a)所示。运放的同相端接电阻R与R1产生的分压V2，反相端接采样开关MS与电阻R产生的分压V1，输出端接自举电容C的一端，自举电容的另一端接到采样开关的栅极，形成负反馈。通过运放自动调节采样开关的栅极电压，使栅源电压VGS的变化能够抵消阈值电压的变化，从而最大限度地消除导通电阻的非线性，使得采样开关的导通电阻接近于目标电阻。当Φp为高电平时，电路处于保持阶段，其等效电路如图4(b)所示。运放的同相端接共模电平(Vcom)，反向端以及输出端分别接采样电容Cs的两端，使得采样电容采样到的电压值翻转到输出端，实现保持功能。同时，在这个阶段，自举电容C的两端分别接电源电压(VDD)和地，以提供采样阶段时的自举电压，保证开关管MS工作在线性区。综上所述，本文提出的新型采样保持电路，通过运放的复用技术，使得在采样阶段，利用运放的负反馈来获得一个高线性度的采样开关，从而消除了开关MOS管阈值电压变化而引入的非线性。
3仿真结果本文电路采用
SMIC0．13μm标准CMOS工艺，在CadenceSpectre软件环境下对电路进行设计和仿真。作为对比，分别设计了基于互补型CMOS采样开关的采样保持电路、基于传统栅压自举开关的采样保持电路和本文提出的采样保持电路。这里为了简单验证所提出的采样保持电路的性能，使用了理想的运放，其性能为:开环增益100dB，开环带宽600MHz。电阻阻值的选取为R1=18Ω，R=10kΩ。3种结构采样开关的尺寸都选取为:宽为80μm，长为0．13μm。3种结构的采样电容和负载电容都为1pF，栅压自举电路以及本文提出的电路结构中自举电容都为1pF。电源电压1．2V。在输入信号为30MHz、0．5Vpp，采样时钟为80MHz情况下，分别对三种结构的采样保持电路进行了仿真，比较了它们采样阶段的采样开关导通电阻及保持阶段输出信号的频谱性能，分别如图5、图6所示。从图5可以看到，采样开关导通电阻的阻值在整个信号输入范围内都平稳地处于目标电阻阻值18Ω附近，其中从仿真数据分析得到大约只有0．2Ω的变化;同样从图4也可以看到，CMOS采样开关以及栅压自举开关的导通电阻变化比较大，有10Ω以上;因此，本文提出的结构中的采样电阻具有很高的线性度。从图6可以看到，本文提出的采样保持电路在保持阶段输出信号的无杂散动态范围SFDR达到了116dB，而采用CMOS开关和栅压自举开关的采样保持电路的SFDR分别只有74．9dB和82dB，即这种结构的采样保持电路的性能得到了显著的提高。和文献［4］中的采样开关的性能对比，本文的采样开关导通电阻目标阻值与其相等，从仿真结果分析，本文也达到了这个目标阻值的要求;而对于信号频谱的分析，本文也是在30MHz、0．5Vpp输入信号，80MHz采样时钟下进行的，所提出的采样保持电路的频谱性能达到了SFDR=116dB，而文献［4］在考虑失配的情况下达到了92．7dB，所以其频谱性能也是相当的。这里不同的是，本文的采样保持电路通过运放的复用，在得到高线性度采样开关的同时，也提高了运放的利用率，总体上节省了功耗。因此，这种结构为采样保持电路的研究提供了一种新的思路。
4结论
本文提出的采样保持电路，通过运放的复用技术，得到了一个高线性度的采样开关，消除了采样开关由于栅源电压VGS以及阈值电压Vthn随输入信号变化而带来的非线性，并且降低了功耗，显著的提高了采样开关的线性度。本文提出的采样保持电路在采样阶段，导通电阻大约只有0．2Ω的变化，输出信号的无杂散动态范围SFDR达到了116dB。为实现高性能的采样保持电路提供了一种艺术期刊新的思路。
作者：吴楚彬 张章 於昌虎 解光军 单位：合肥工业大学电子科学与与应用物理学院
