1工艺路线设计
本工艺路线设计的思路是通过Si3N4和SiO2的双层掩膜，其中Si3N4作为VLD终端的光刻掩蔽层，初始氧化层：通过推结热过程后形成台阶，作为后续工艺套刻的对版标记。工艺流程为：初始氧化——Si3N4沉积——VLD光刻——Si3N4刻蚀——VLD注入——VLD去胶——VLD推结——Si3N4去除——氧化层去除——环光刻。
2单工步开发
（1）初始氧化工艺开发，我们设计的是1000度，400干氧工艺，实验所用硅片为N型100单晶片，氧化设备为THERMCOSYSTEM扩散炉，氧化层数据是用NANOSPEC膜厚测试仪获得；（2）氧化推结工艺。我们设计了1000度，3500干氧工艺，实验所用硅片为N型100单晶片，氧化设备为THERMCOSYSTEM扩散炉，初步确定工艺时间为370min，氧化层厚度平均值为3450埃；（3）氮化硅1500±150工艺开发。氮化硅作为VLD光刻掩蔽层，我们设计该层厚度为1500±150，所用工艺设备为ConceptOne，我们在6片光板样片上执行上述Si3N4沉积工艺，并分别测试各片Si3N4层厚度，计算了各片的平均沉积速率，Si3N4层厚度是用NANOSPEC膜厚测试仪获得，平均沉积速率=各片平均厚度/沉积时间。该工艺可以获得厚度均值在1500埃左右较为稳定的氮化硅层，且沉积速率约为27-28/sec；（4）高氮化硅、SiO2腐蚀选择比工艺开发。我们的工艺设计中，Si3N4层是沉积在SiO2层上面，作为VLD光刻掩蔽层，这就要求对Si3N4层腐蚀的同时，尽可能的保留SiO2层，保留的SiO2层，可以作为注入的缓冲层。这就要求在进行Si3N4干法刻蚀的过程中，该刻蚀工艺具有高的Si3N4&SIO2选择比。根据工艺要求，我们设计了Si3N4干法刻蚀程序，所用设备为LamRainbow4420，分别选择热氧化SiO2的片子和沉积Si3N4的片子，记录五点原始薄膜厚度，并按上述程序进行干法刻蚀，刻蚀结束后再记录五点薄膜厚度，并计算刻蚀速率，刻蚀速率ER=（膜初始厚度-膜剩余厚度）/刻蚀时间。膜厚数据是由NANOSPEC膜厚测试仪测得。我们得到该刻蚀程序的Si3N4&SIO2选择比为7.5:1；（5）氮化硅曝光时间工艺开发。选择实验片，先用2.2所述热氧化工艺生长400SiO2，再用2.3所述工艺沉积1500Si3N4，在固定胶厚的条件下，通过调整曝光时间，来得到最佳的显影状态。光刻胶采用60cp正性光刻胶，匀胶厚度为1.1um，匀胶设备为MARK-VZ。选取VLD-1#光刻版，在尼康NSRi10光刻机上进行曝光，初始曝光时间为140msec，步进曝光时间为5msec。显影是在Mark-II显影机上进行。显影后进行ADI显影条宽测试，所用测试设备为LEICAINM100测量显微镜，从以上实验结果我们选择的曝光时间是175sec。
3流程试验
在完成了各项单工步实验以后，我们按照图1的工艺流程，进行了正式的流程试验，在完成了VLD光刻以及Si3N4层及氧化层去除之后，在硅片表面得到了预期的台阶，并且完全可以作为下一步环光刻的对准标记，完成套刻，氧化层去除后硅片表面状态图片如下图所示。
4结论
本文设计了一套基于VLD终端的光刻对准标记工艺，通过SiO层和Si3N4层的双层掩蔽，高选择比干法刻蚀以及高温氧化推结工艺，实现了在Si表面形成能够进行后续光刻工艺套刻所需的对版标记。
作者：肖步文 孙晓儒 甘新慧 周东飞 尹攀 单位：无锡华润华晶微电子有限公司
